NVIDIA架构研发主管SteveKeckler解释说 ，Echelon芯片的根本构成单位仍是流处理器(SP)，每八个构成一个流式多处理器阵列(SM)，双精度浮点机能大年夜约160GFlops(每秒十亿次运算)；然后128个SM阵列并排，总计就是1024个流处理器，再辅音八个类似CPU的延迟优化核心，合营构成一颗大年夜范围高机能枷⒚鹁片。  

    按照NVIDIA的设计，如许的一颗芯片可以或许带来20.48TFlops(每秒万亿次运算)的双精度浮点机能，可搭配256GB内存，带宽1.6TB/s。     

    比拟之下，如今的Fermi(费米)架构在512个处理器、1544MHz频率下只有0.79TFlops的双精度浮点机能，这就意味着Echelon芯片必须实现25倍的浮点机能晋升。再加上响应原型体系估计2018-2010年才能问世，其核心架构应当是下两代Kepler(开普勒)、Maxwell(麦克斯韦)之后的事儿了。

    每颗Echelon芯片可以视为一个节点，进而四颗构成一个模块，然后32个模块再加上路由模块就构成一个机柜，合计机能高达2.56PFlops(每秒切切亿次运算)，内存容量32TB、带宽205TB/s。更进一步，这种机柜还可以持续多个并联，浮点机能天然也是持续直线上升。

      本年八月初，NVIDIA获得了美国国防手部属国防高等研究筹划局(DARPA)的2500万美元专款支撑，用于结合Cray、橡树岭国度实验室、六所美国顶尖大年夜学合营研究基于GPU的百亿亿次(Exascale)高机能计算技巧，速度千倍于今朝最快的超等计算机体系。很快，NVIDIA就披露了他们的相干筹划，项目代号“Echelon”。

    NVIDIA同时表示，为了降低如斯超大年夜范围芯片的功耗，流处理器必须以不到10皮焦的耗电量处理一次双精度浮点操作，相当于费米架构的二十分之一，同时每个流处理器必须在单个时钟周期内完成四次浮点操作。

    更进一步地，NVIDIA筹划在芯片内集成1024个可设备的256KBSRAMBank。如斯安闲量的片上内存可以或许尽可能地将数据保存在芯片内部，距离处理单纬就痢可能的近，大年夜而避免异常耗电的拾取操作。这些SRAMBank既可以设备为通用内存池，也可以作为专用缓存。

    Echelon如今还只是NVIDIA前景筹划图上的一个假想，实现起来还有太多灾题要解决，不止有硬件设计上的麻烦，还须要自我感应操作体系、自我感应运行时、地位感应编译器和调试器的软性合营。  

    有趣的是，美国国防部DARPA也同样找上了Intel，欲望其可以或许大年夜传统CPU的角度出发，同样实现百亿亿次高机能计算。Intel的筹划是应用颇┞俘在研发的超多核心(MIC)架构，并且已经有了测试样品，甚至会在本年内推出响应的商用产品，似乎更快一步。

    很显然，这是CPU、GPU之间的一场最终对决。